Architettura Dei Calcolatori Esercizi

Guida Completa agli Esercizi di Architettura dei Calcolatori

L’architettura dei calcolatori rappresenta il fondamento dell’informatica moderna, combinando principi di elettronica digitale, organizzazione dei sistemi e progettazione delle istanze computazionali. Questa guida approfondita esplora i concetti chiave, gli esercizi pratici e le metodologie di risoluzione per padronare questa disciplina essenziale.

1. Fondamenti di Architettura dei Calcolatori

L’architettura di un calcolatore definisce la sua organizzazione strutturale e il modello funzionale. I componenti principali includono:

• Unità Centrale di Elaborazione (CPU): Cuore del sistema che esegue le istruzioni
• Memoria Principale: RAM e ROM per lo storage temporaneo e permanente
• Unità di Input/Output: Interfacce per la comunicazione con dispositivi esterni
• Bus di Sistema: Canali di comunicazione tra componenti (dati, indirizzi, controllo)

La gerarchia di memoria gioca un ruolo cruciale nelle prestazioni:

Livello	Tecnologia	Capacità Tipica	Tempo di Accesso	Costo per MB
Registri	Flip-flop	32-256 byte	1 ns	$1000+
Cache L1	SRAM	32-64 KB	0.5-1 ns	$500-$1000
Cache L2	SRAM	256 KB – 2 MB	2-5 ns	$100-$500
Cache L3	SRAM	2-64 MB	10-30 ns	$20-$100
Memoria Principale	DRAM	4-128 GB	50-100 ns	$0.50-$5
Disco SSD	Flash	128 GB – 4 TB	25-100 μs	$0.03-$0.20

2. Esercizi Pratici su Pipeline e Prestazioni

La pipeline è una tecnica fondamentale per migliorare le prestazioni della CPU attraverso il parallelismo a livello di istruzione. Consideriamo un esercizio tipico:

Problema: Una CPU con 5 stadi di pipeline (Fetch, Decode, Execute, Memory, Writeback) ha un tempo di ciclo di clock di 200 ps. Calcolare il throughput massimo per 100 istruzioni indipendenti.

Soluzione:

1. Tempo senza pipeline: 100 istruzioni × 5 stadi × 200 ps = 100 ns
2. Tempo con pipeline:
   • Primo risultato dopo 5 cicli (1 ns)
   • Risultati successivi ogni ciclo (200 ps)
   • Tempo totale: 1 ns + 99 × 200 ps = 20.8 ns
3. Speedup: 100 ns / 20.8 ns ≈ 4.8×

Gli hazard rappresentano i principali ostacoli all’efficienza della pipeline:

• Hazard strutturali: Conflitti per l’uso delle risorse
• Hazard sui dati: Dipendenze read-after-write, write-after-read, write-after-write
• Hazard di controllo: Istruzioni di salto che modificano il flusso di esecuzione

3. Memoria Cache e Località

La cache sfrutta i principi di località per ridurre il tempo medio di accesso alla memoria. Il modello standard utilizza tre tipi di località:

1. Località temporale: Dati acceduti recentemente verranno probabilmente riacceduti
2. Località spaziale: Dati vicini a quelli acceduti verranno probabilmente acceduti
3. Località sequenziale: Istruzioni vengono generalmente eseguite in ordine sequenziale

La politica di sostituzione determina quale linea di cache viene rimossa quando necessario. Le principali strategie includono:

Politica	Descrizione	Vantaggi	Svantaggi	Hit Rate Tipico
LRU (Least Recently Used)	Sostituisce la linea usata meno recentemente	Buone prestazioni in scenari reali	Implementazione costosa	85-95%
FIFO (First-In First-Out)	Sostituisce la linea caricata per prima	Semplice da implementare	Può rimuovere linee frequentemente usate	70-85%
Random	Sostituisce una linea casuale	Molto semplice da implementare	Prestazioni imprevedibili	65-80%
LFU (Least Frequently Used)	Sostituisce la linea usata meno frequentemente	Ottimo per pattern di accesso stabili	Costoso da mantenere	80-92%

Un esercizio classico coinvolge il calcolo del tempo medio di accesso alla memoria (AMAT):

Problema: Un sistema ha una cache con hit rate del 90%, tempo di hit 1 ns e tempo di miss 100 ns (inclusa la penalità). Calcolare l’AMAT.

Soluzione:

AMAT = (Hit Rate × Hit Time) + (Miss Rate × Miss Penalty)

AMAT = (0.9 × 1 ns) + (0.1 × 100 ns) = 0.9 ns + 10 ns = 10.9 ns

4. Set di Istruzioni e Architetture RISC vs CISC

La progettazione del set di istruzioni (ISA) influenza profondamente le prestazioni e la complessità dell’hardware. Le due principali filosofie sono:

RISC (Reduced Instruction Set Computer)

• Istruzioni semplici e fisse
• Formati uniformi (generalmente 32 bit)
• Esecuzione in 1 ciclo di clock
• Load/Store architecture
• Molti registri (32+)
• Esempi: ARM, MIPS, RISC-V

CISC (Complex Instruction Set Computer)

• Istruzioni complesse e variabili
• Formati di lunghezza variabile
• Esecuzione multi-ciclo
• Memoria-memoria operations
• Pochi registri (8-16)
• Esempi: x86, x86-64

Un confronto quantitativo tra le architetture:

Metrica	RISC (ARM Cortex-A76)	CISC (Intel Core i9-12900K)
Istruzioni per ciclo (IPC)	3.2	4.1
Frequenza di clock (GHz)	2.8	5.2
Consumo energetico (W)	2.5	125
Dimensione die (mm²)	7.1	215
Transistor (miliardi)	6.9	16
Prestazioni single-thread (Dhrystone MIPS)	25,000	45,000
Efficienza energetica (MIPS/W)	10,000	360

5. Esercizi su Memoria Virtuale e Paginazione

La memoria virtuale permette ai programmi di utilizzare più memoria di quella fisicamente disponibile attraverso tecniche di paginazione e swapping. Un esercizio tipico coinvolge il calcolo del tempo efficace di accesso alla memoria (EAT):

Problema: Un sistema con paginazione ha:

• Tempo di accesso alla memoria: 100 ns
• Tempo di accesso al disco: 10 ms
• Probabilità di page fault: 0.001

Calcolare l’EAT.

Soluzione:

EAT = (1 – p) × T_memoria + p × T_{page fault}

EAT = (1 – 0.001) × 100 ns + 0.001 × 10,000,000 ns

EAT = 99.9 ns + 10,000 ns = 10,099.9 ns ≈ 10.1 μs

Le tabelle delle pagine possono essere ottimizzate con:

• TLB (Translation Lookaside Buffer): Cache per le traduzioni indirizzo virtuale-fisico
• Pagine di dimensione variabile: Ad esempio, 4KB per dati e 2MB per codice
• Algoritmi di sostituzione: LRU, FIFO, o Clock per la gestione delle pagine

6. Parallelismo a Livello di Istruzione (ILP)

Le tecniche per sfruttare l’ILP includono:

1. Esecuzione fuori ordine (Out-of-Order Execution): Permette l’esecuzione di istruzioni non bloccate mentre altre sono in attesa
2. Rinomina dei registri: Elimina i falsi hazard WAR e WAW
3. Esecuzione speculativa: Esegue istruzioni dopo un salto prima di conoscere l’esito
4. Predizione dei salti: Riduce le penalità per i mispredicted branches
5. Multithreading simultaneo (SMT): Permette a più thread di condividere le risorse della CPU

Un esercizio avanzato potrebbe coinvolgere il calcolo dello speedup ottenuto con queste tecniche:

Problema: Una CPU con esecuzione in ordine ha un CPI di 2.0. Con l’esecuzione fuori ordine, il CPI scende a 1.4 (senza considerare i salti). La predizione dei salti ha un’accuratezza del 90% con una penalità di 3 cicli per i mispredict. Il 20% delle istruzioni sono salti. Calcolare il CPI efficace.

Soluzione:

CPI_base = 1.4 (senza salti)

CPI_salti = 1.4 + (0.1 × 3) = 1.7 (per salti con 90% accuratezza)

CPI_effettivo = (0.8 × 1.4) + (0.2 × 1.7) = 1.12 + 0.34 = 1.46

Speedup = 2.0 / 1.46 ≈ 1.37×

7. Architetture Avanzate: Multicore e GPU

Le architetture moderne sfruttano il parallelismo a livello di thread (TLP) attraverso:

• Processori multicore: Più core indipendenti su un singolo chip
• Simultaneous Multithreading (SMT): Più thread per core (es. Hyper-Threading)
• Graphic Processing Units (GPU): Centinaia di core ottimizzati per carichi di lavoro paralleli
• Acceleratori specializzati: TPU per l’intelligenza artificiale, FPGA per carichi di lavoro specifici

La legge di Amdahl limita il speedup parallelo:

Formula: Speedup = 1 / [(1 – P) + (P/N)]

Dove:

• P = Porzione parallelizzabile del programma
• N = Numero di processori

Esempio: Se il 80% di un programma è parallelizzabile, qual è il massimo speedup teorico con 8 core?

Speedup = 1 / [(1 – 0.8) + (0.8/8)] = 1 / [0.2 + 0.1] = 1 / 0.3 ≈ 3.33×

Le GPU moderne (come le NVIDIA Ampere o AMD RDNA 2) presentano:

• Migliaia di core “stream processor”
• Memoria ad alta banda (HBM2 con >500 GB/s)
• Supporto per precisione mista (FP32, FP16, INT8)
• Architetture SIMT (Single Instruction, Multiple Thread)

8. Metodologie per la Risoluzione degli Esercizi

Per affrontare efficacemente gli esercizi di architettura dei calcolatori:

1. Comprendere il problema:
   • Identificare le metriche chiave (tempo, throughput, efficienza)
   • Distinguere tra latenza e banda
2. Disegnare diagrammi:
   • Pipeline stages
   • Gerarchia di memoria
   • Grafici di Gantt per l’esecuzione parallela
3. Applicare le formule corrette:
   • Tempo di esecuzione = Numero istruzioni × CPI × Tempo di ciclo
   • MIPS = (Numero istruzioni / Tempo) / 10⁶
   • AMAT = Hit Time + (Miss Rate × Miss Penalty)
4. Verificare le unità di misura:
   • Convertire tra ns, μs, ms
   • Distinguere tra KB, MB, GB (potenze di 2 vs 10)
5. Considerare i casi limite:
   • Cache perfetta (hit rate 100%)
   • Nessun parallelismo (legge di Amdahl con P=0)

9. Risorse per l’Approfondimento

Per ulteriori studi sull’architettura dei calcolatori, si consigliano le seguenti risorse autorevoli:

• Stanford University: Computer Architecture Resources

  Una raccolta completa di materiali didattici, progetti e pubblicazioni sull’architettura dei calcolatori dalla Stanford University.

• NIST: Computer Architecture

  Il National Institute of Standards and Technology offre standard e linee guida per la progettazione di architetture computazionali.

• MIT OpenCourseWare: Computation Structures

  Corso completo del MIT che copre dai circuiti digitali di base alle architetture avanzate dei processori moderni.

10. Tendenze Future nell’Architettura dei Calcolatori

Le direzioni emergenti includono:

• Computing approssimato: Sacrificare precisione per efficienza energetica
• Architetture neuromorfiche: Ispirate al cervello umano (es. IBM TrueNorth)
• Quantum computing: Qubit e algoritmi quantistici per problemi specifici
• Computing in-memory: Elaborazione direttamente nella memoria (es. memristor)
• Architetture eterogenee: Combinazione di CPU, GPU, TPU e acceleratori specializzati

La legge di Moore sta raggiungendo i suoi limiti fisici, portando a:

• Riduzione dei nodi tecnologici sotto i 5nm
• Aumento dei costi di produzione
• Maggiore enfasi sul software e l’algoritmo optimization
• Nuovi materiali (grafene, nanotubi di carbonio)