Architettra Dei Calcolatori Esercizi

Guida Completa agli Esercizi di Architettura dei Calcolatori

L’architettura dei calcolatori rappresenta il fondamento su cui si basano tutti i sistemi di elaborazione moderni. Questa disciplina studia l’organizzazione e il funzionamento interno dei computer, analizzando come le diverse componenti hardware interagiscono per eseguire programmi in modo efficiente.

1. Fondamenti di Architettura dei Calcolatori

Per comprendere appieno gli esercizi di architettura dei calcolatori, è essenziale padronanza di questi concetti chiave:

• Organizzazione von Neumann: Il modello architetturale che separa memoria, unità di controllo, ALU e dispositivi I/O
• Gerarchia della memoria: Registri → Cache (L1, L2, L3) → RAM → Memoria di massa
• Set di istruzioni (ISA): L’interfaccia tra hardware e software che definisce le operazioni che un processore può eseguire
• Pipeline: Tecnica che suddivide l’esecuzione delle istruzioni in stadi per aumentare il throughput
• Parallelismo: Esecuzione simultanea di multiple istruzioni attraverso multi-core, SIMD o multi-threading

2. Tipologie di Architetture a Confronto

Caratteristica	RISC	CISC	VLIW	EPIC
Complessità istruzioni	Semplice (1 ciclo)	Complessa (multi-ciclo)	Molto lunga	Complessa con parallelismo esplicito
Numero istruzioni	Ridotto (30-100)	Elevato (100-250)	Variabile	Elevato con bundle
Decodifica	Hardwired	Microprogrammata	Semplice	Complessa con predizione
Efficienza energetica	Alta	Media	Media-Alta	Media
Esempi reali	ARM, MIPS, RISC-V	x86 (Intel, AMD)	TI C6x, IA-64	Itanium

Secondo uno studio del Dipartimento EECS di Berkeley, le architetture RISC dominano il 95% dei dispositivi mobile grazie alla loro efficienza energetica, mentre le architetture CISC mantengono il primato nei sistemi desktop (87% del mercato) per la compatibilità all’indietro.

3. Esercizi Pratici con Soluzioni

Esercizio 1: Calcolo del CPI (Cycles Per Instruction)

Un processore con pipeline a 5 stadi ha le seguenti latenze:

• IF (Instruction Fetch): 200ps
• ID (Instruction Decode): 150ps
• EX (Execute): 300ps
• MEM (Memory Access): 250ps
• WB (Write Back): 100ps

Domanda: Qual è il CPI ideale in assenza di hazard?

Soluzione:

1. Il tempo di ciclo è determinato dallo stadio più lento: max(200, 150, 300, 250, 100) = 300ps
2. In una pipeline perfetta, viene completata 1 istruzione per ciclo
3. Quindi CPI = 1 (condizione ideale)

Nota: In presenza di hazard (dati, controllo, strutturali), il CPI reale sarà >1. Ad esempio, con 10% di stall, CPI = 1.1

Esercizio 2: Dimensionamento della Cache

Un sistema ha le seguenti caratteristiche:

• Tempo di accesso L1: 1ns
• Tempo di accesso RAM: 100ns
• Hit rate L1: 95%
• Frequenza di clock: 3GHz

Domanda: Qual è il tempo medio di accesso alla memoria?

Soluzione:

Tempo medio = (Hit rate × Tempo L1) + (Miss rate × Tempo RAM)

= (0.95 × 1ns) + (0.05 × 100ns) = 0.95 + 5 = 5.95ns

In termini di cicli di clock (periodo = 1/3GHz ≈ 0.33ns):

5.95ns / 0.33ns ≈ 18 cicli di penalità per miss

4. Ottimizzazione delle Prestazioni

Per migliorare le prestazioni di un sistema, gli architetti applicano queste tecniche:

1. Aumentare il parallelismo a livello di istruzione (ILP):
   • Pipeline più profonde (10-20 stadi nei processori moderni)
   • Esecuzione fuori ordine (Out-of-Order Execution)
   • Rinomina dei registri (Register Renaming)
2. Ottimizzare la gerarchia della memoria:
   • Cache multi-livello (L1: 32-64KB, L2: 256KB-1MB, L3: 2-32MB)
   • Prefetching intelligente
   • Memorie non volatili (Optane, Z-NAND)
3. Ridurre i branch penalty:
   • Branch prediction (accuratezza >95% nei processori moderni)
   • Speculative execution
   • Branch target buffers

Confronto Tecniche di Ottimizzazione (Dati 2023)

Tecnica	Miglioramento Prestazioni	Complessità Hardware	Consumo Energetico
Pipeline 5 stadi → 10 stadi	+30-50%	Media	+15%
Out-of-Order Execution	+40-80%	Alta	+25%
Cache L3 8MB → 16MB	+10-20%	Media	+5%
Branch Prediction (2-bit → TAGE)	+5-15%	Bassa	+2%
SMT (2-way → 4-way)	+20-40%	Alta	+30%

Secondo la ricerca NIST sul benchmark SPEC CPU2017, le tecniche di esecuzione fuori ordine forniscono in media il 62% del guadagno prestazionale totale nei processori high-end, mentre il parallelismo a livello di thread (SMT) contribuisce per il 28%.

5. Tendenze Future nell’Architettura dei Calcolatori

L’evoluzione dell’architettura dei calcolatori è guidata da queste tendenze:

• Architetture eterogenee: Combinazione di core ad alte prestazioni (big) e core efficienti (LITTLE) come nell’ARM DynamIQ
• Acceleratori specializzati: TPU per AI, GPU per computing parallelo, FPGA per workload specifici
• Memorie 3D: HBM (High Bandwidth Memory) con stack verticali che raggiungono 1TB/s di bandwidth
• Computing in-memory: Elaborazione diretta nei banchi di memoria per ridurre il “memory wall”
• Architetture RISC-V: Standard aperto che sta guadagnando trazione nel 23% dei nuovi design SoC (fonte: Semiconductor Industry Association)
• Quantum Computing: Architetture ibride classiche/quantistiche per problemi specifici (crittografia, ottimizzazione)

Un rapporto del IEEE Computer Society prevede che entro il 2025 il 40% dei data center utilizzerà acceleratori specializzati per carichi di lavoro di AI/ML, con un miglioramento medio delle prestazioni del 15x rispetto alle CPU tradizionali.

6. Errori Comuni negli Esercizi e Come Evitarli

1. Confondere CPI e IPC:

   CPI (Cycles Per Instruction) = Cicli/Istruzione

   IPC (Instructions Per Cycle) = Istruzioni/Ciclo

   Relazione: IPC = 1/CPI

2. Ignorare gli overhead della pipeline:

   Il riempimento e lo svuotamento della pipeline aggiungono cicli extra

   Per N istruzioni e P stadi: Cicli totali = N + (P – 1)

3. Sottostimare l’impatto dei miss nella cache:

   Un miss L1 può costare 10-100 cicli

   Usare sempre il tempo medio di accesso: T_avg = Hit Rate × T_hit + Miss Rate × T_miss

4. Dimenticare il parallelismo:

   Nei sistemi multi-core, le prestazioni non scalano linearmente

   Legge di Amdahl: Speedup = 1 / [(1 – P) + (P/S)] dove P = parte parallelizzabile, S = numero di core

7. Risorse per Approfondire

Per padronanza completa dell’architettura dei calcolatori:

• Libri:
  • “Computer Architecture: A Quantitative Approach” – Hennessy & Patterson (6ª ed.)
  • “Computer Organization and Design” – Patterson & Hennessy (5ª ed. RISC-V)
  • “Modern Processor Design” – John Paul Shen & Mikko Lipasti
• Corsi Online:
  • MIT 6.004 “Computation Structures” (MIT OpenCourseWare)
  • Berkeley CS61C “Great Ideas in Computer Architecture”
  • Coursera “Computer Architecture” (Princeton University)
• Strumenti di Simulazione:
  • Gem5 (simulatore architetturale)
  • SimpleScalar (simulatore pipeline)
  • QEMU (emulazione full-system)